Sveučilište u Zagrebu Fakultet elektrotehnike i računarstva
Citirajte ovaj rad
Munjas, D. (2017). Izgradnja sintetizatora pojednostavljenog VHDL-modela za GAL16v8 (Diplomski rad). Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva. Preuzeto s https://urn.nsk.hr/urn:nbn:hr:168:228798
Munjas, Deni. "Izgradnja sintetizatora pojednostavljenog VHDL-modela za GAL16v8." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2017. https://urn.nsk.hr/urn:nbn:hr:168:228798
Munjas, Deni. "Izgradnja sintetizatora pojednostavljenog VHDL-modela za GAL16v8." Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, 2017. https://urn.nsk.hr/urn:nbn:hr:168:228798
Munjas, D. (2017). 'Izgradnja sintetizatora pojednostavljenog VHDL-modela za GAL16v8', Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, citirano: 22.08.2024., https://urn.nsk.hr/urn:nbn:hr:168:228798
Munjas D. Izgradnja sintetizatora pojednostavljenog VHDL-modela za GAL16v8 [Diplomski rad]. Zagreb: Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva; 2017 [pristupljeno 22.08.2024.] Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:228798
D. Munjas, "Izgradnja sintetizatora pojednostavljenog VHDL-modela za GAL16v8", Diplomski rad, Sveučilište u Zagrebu, Fakultet elektrotehnike i računarstva, Zagreb, 2017. Dostupno na: https://urn.nsk.hr/urn:nbn:hr:168:228798