Title Fin Technology for Wide-Channel FET Structures Title (croatian) Fin tehnologija za FET strukture sa širokim kanalom Author Vladimir Jovanović Mentor Petar Biljanović (mentor)Mentor Slavko Amon Amon (komentor)306151014 Committee member Tomislav Suligoj (predsjednik povjerenstva)Committee member Petar Biljanović (član povjerenstva)Committee member Slavko Amon (član povjerenstva)306151014 Committee member Lis Nanver (član povjerenstva)280794179 Committee member Mile Ivanda (član povjerenstva)Granter University of Zagreb Defense date and country 2008-04-24, Croatia Scientific / art field, TECHNICAL SCIENCES Universal decimal classificationUDC ) 621.3 - Electrical engineering Abstract This thesis presents the development of the wide-channel FinFET, which is based on the formation of the tall, high aspect-ratio, silicon fins. The introductory chapter gives a short overview of the development of CMOS devices, scaling concept and rules, and the challenges faced today by the CMOS industry. The major challenge for the future generations of CMOS circuits is the suppression of the short-channel effects in which Silicon-On-Insulator and double-gate MOSFETs offer significant improvement over the bulk devices. The double- or triple-gate FinFET is a series candidate for the replacement of bulk MOSFETs in some critical applications, such as low-power digital and high-gain analog circuits, due to its superior gate-coupling to the channel. Additionally, FinFET fabrication process has many similarities with the standard bulk process. The advantages of the tall silicon fins, i.e. wide channels per single fin, are laid out in the second chapter. The performance of the FinFETs strongly depends on their parasitic resistances and capacitances, and devices with the smaller number of fins promise improved frequency performance. Moreover, the current density per silicon area used is increased for taller silicon fins. The processing of the tall fins and wide-channel FinFET is divided into process modules which are analyzed and the possible solutions investigated with the goal of processing fins of 1 um height at a minimum, and 20 nm width or lower, on bulk silicon wafers. To meet the required dimensions, the silicon-nitride-spacer hard-mask was developed for the fin-etching with either an oxide sacrificial island etched by reactive-ion-etching, or silicon mesa etched by TMAH, used for the spacer formation. The etching of silicon fins requires extreme anisotropy and the best results are obtained by the crystallographic etching of (110) wafers in TMAH which exposes vertical (111) crystal planes. The fins are isolated from the silicon substrate by the deposition of thick silicon dioxide layer by LPCVD, oxide planarization using CMP and oxide etch-back in buffered-HF solution. The MOS gate-stack consisting of the thermal oxide and n+-polysilicon gate was used for both n- and p-type devices. In order to improve process reliability, the more conservative stack was developed with the target oxide-thickness of 5 nm. The investigation of the possible choices for polysilicon-gate etching showed that reactive-ion-etching recipes cannot meet the required etching selectivity to underlying gate-oxide and therefore, TMAH etching was used for the patterning of the gate. With lateral underetching taken into account, the shortest gates achieved in the process are estimated at 200 nm. A simple implantation and annealing scheme was utilized for the formation of the source and drain regions, and the contacts were placed on large pad areas. The TEM analysis revealed that the actual fin width is 2 nm, due to loss of silicon-fin width during oxidation and oxide removal steps. However, this offers the chance on investigating carrier transport on (111) surfaces with nanoscale dimensions of the channel. The electrical characterization show excellent subthreshold performance of both pFETs and nFETs. Drive current of the p-channel devices is in the range expected for the (111) surface orientation, but n-channel FET drive currents suffer from the gate depletion. The connections of the active part of the device with the source and drain contacts through the narrow fins causes significant series resistance which degrades some of device parameters. However, with the advanced gate etching process and the formation of gate spacers, the series resistances can be reduced to acceptable level by selective growth on fin sidewalls. The concept of wide-channel FinFET was successfully demonstrated with maximum reported fin heights and a significant margin for future improvement.
Abstract (croatian) U ovoj disertaciji je predstavljen razvoj FinFET-a sa širokim kanalom, baziranim na formiranju visokih silicijskih zidova, tj. finova, velikoga omjera dimenzija. Uvodno poglavlje daje kratki pregled razvoja CMOS elemenata, koncept i pravila skaliranja te izazove s kojima se danas suočava CMOS industrija. Glavni izazov za buduće generacije CMOS sklopova je potiskivanje efekata kratkog kanala za koje tehnologija silicij na izolatoru i MOSFET-i sa dvostrukom upravljačkom elektrodom nude značajne prednosti u odnosu na klasične elemente. FinFET sa dvostrukom ili trostrukom upravljačkom elektrodom je mogući kandidat za zamjenu klasičnog CMOS-a u kritičnim aplikacijama kao što su digitalni sklopovi niske potrošnje i analogni sklopovi sa velikim pojačanjem, poradi izvrsne kontrole upravljačkeelektrode nad kanalom. Pored toga, procesiranje FinFET-a ima puno sličnosti sa klasičnim procesom. Prednosti visokih silicijskih finova, tj. širokih kanala po pojednim finu, su dane u drugom poglavlju. Svojstva FinFET-a bitno ovise o parazitnim otporima i kapacitetima te elementi sa manjim brojem finova obećavaju poboljšane frekvencijske karakteristike. Osim toga, gustoća struje po utrošenoj površini silicija se povećava sa visinom silicijskih finova. Procesiranje visokih finova i FinFET-a sa širokim kanalom podijeljeno je u pojedine procesne module koji su zatim analizirani i istražena moguća rješenja, s ciljem procesiranja finova minimalne visine od 1 um i maksimalne širine od 20 nm, na standardnim silicijskim pločicama. Da bi se dostigle zadane dimenzije, razvijena je tvrda maska sa nitridnim rastavnicima za jetkanje finova, napravljena oko pomoćnog oksidnog otoka jetkanog reaktivnim ionima, ili oko silicijskog brijega jetkanog TMAH-om. Jetkanje silicijskih finova zahtijeva izuzetnu anizotropnost i najbilji rezultati su postignuti kristalografskim jetkanjem (110) pločica TMAH-om koje ostavlja vertikalne ravnine sa (111) kristalnom orijentacijom. Finovi su izolirani od silicijske podloge depozicijom debelog oksidnog sloja pomoću LPCVD procesa, planarizacijom oksida korištenjem CMP-a i odjetkavanjem dijela oksida u BHF otopini. MOS stog upravljačke elektrode sastoji se od termičkog oksida i n+-polisilicija upravljačke elektrode za elemente p- i n- tipa. Da bi se povećala pouzdanost procesa, konzervativniji stog je procesiran sa ciljanom debljinom oksida od 5 nm. Istraživanje mogućih izbora za jetkanje polisilicija upravljačke elektrode je pokazalo da programi za jetkanje reaktivnim ionima nemaju dovoljnu selektivnost prema oksidu upravljačke elektrode te je stoga za jetkanje upravljačke elektrode korišten TMAH. Uzimanjem u obzir lateralnog podjetkavanja, najkraće procesirane upravljačke elektrode su duge oko 200 nm. Za formiranje uvoda i odvoda iskorišteno je jednostavna opcija sa implantacijom i otpuštanjem, a kontakti su postavljeni u proširena područja uvoda i odvoda. Analiza pomoću TEM-a otkrila je da je stvarna širina finova 2 nm zbog gubitka silicija na fina tokom oksidacije i uklanjanja nastalog oksida. Međutim, ove dimenzije omogućavaju istraživanje transporta nosilaca uz površinu (111) i dimenzije kanala u nano području. Električna mjerenja pokazuju izvrsne karakteristike u području ispod napona praga za pFET-ove i nFET-ove. Izlazna struja p-kanalnih elemenata je u području očekivanom za površinu (111) dok je izlazna struja n-kanalnih FET-ova manja zbog osiromašenja upravljačke elektrode. Kontakti uvoda i odvoda su vezani sa aktivnim dijelom elementa kroz uske finove što uzrokuje značajni serijski otpor koji narušava neke od parametara elemenata. Međutim, uz napredno jetkanje upravljačke elektrode i rastavnike oko nje, moguće je smanjiti serijske otpore na prihvatljivi nivo pomoću selektivnog rasta na stranicama finova.
Keywords
FinFET
CMOS
spacer hard-mask
TMAH
tall silicon fins
Keywords (croatian)
FinFET
CMOS
čvrsta maska sa rastavnicima
TMAH
visoki finovi u siliciju
Language english URN:NBN urn:nbn:hr:168:021533 Study programme Title: Doctoral study programme "Electrical Engineering and Computing" Type of resource Text File origin Born digital Access conditions Closed access Terms of use Created on 2020-05-15 14:25:04
